FPGA-meetup 2025

Thursday 03. Apr 2025. 9:00 AM

I samarbeid med Bergen FPGA Gruppe (tidligere FPGA Meetup i Bergen) ønsker vi i Inventas å videreutvikle fagmiljøet innenfor FPGA. Vi har et nasjonalt utviklingsmiljø for FPGA, og denne torsdagen er flere av våre ansatte tilstede i Bergen. Det er altså gode muligheter for faglig prat, samtidig som vi deler erfaringer og inspirasjon.

Mer informasjon

Dette vil du lære

Fokuset for denne samlingen er på verktøy og metoder som gjør livet lettere for deg som er FPGA-utvikler. Vi kommer til å gi en grunnleggende introduksjon til UVVM, og vi vil demonstrere HDLRegression, et verktøy for regresjonstesting og automatisering av build for simulering av HDL-kode. Verktøyet har støtte for flere kjente HDL simulatorer, er veldig lett å komme i gang med, og eliminerer behovet for TCL-baserte build scripts.

I mange FPGA prosjekter kan det være ønskelig å ikke bare simulere den digitale logikken, men også samspillet mellom software og det digitale designet, eller å bruke ekstern software til å drive stimuli eller sjekke resultater i simuleringen. I Inventas har vi jobbet med et rammeverk for co-simulering med UVVM, som er raskt å komme i gang med uten store endringer på testbenk. Dette kommer vi også til å presentere.

Inventas har et veletablert og stort embedded-miljø fordelt på 7 lokasjoner i hele Norge. Våre fagmiljøer består blant annet av FPGA/ASIC, elektronikk/HW, embedded software, regulatorisk, mekanikk, simulering, IoT og AI/ML, og vi arbeider med alt fra sub-sea, medtech, fornybar, startups og romfart. Vi holder presentasjoner og gjesteforelesninger, arbeider tett med akademia og utvikler UVVM - et av verdens største open-source FPGA test-rammeverk.

Marius Elvegård

Disiplinleder Digital Øst, FPGA-utvikler

Praktisk info

⏰ Tidspunkt: Torsdag 3. april, kl. 09:00-11:00

🏠 Sted: Høgskulen på Vestlandet (HVL)

📍 Adresse: Inndalsveien 26, 5063 Bergen, Nybygget Kronstad K2 (Bygg M), Rom M209, 2. etg.

🙋 Kontaktperson: Simon Nesbø (simon.nesboe@inventas.no // +47 41 14 10 06)

Program

09:00-09:15 – Mingling og tid til prat før programmet starter. Vi serverer kaffe og noe attåt.

09:15-10:00 – Introduksjon til UVVM og HDLRegression, et build og regresjonsverktøy for HDL testbenker. Presentert at Marius Elvegård.

10:00-10:15 – Pause

10:15-11:00 – Co-simulerings rammeverk for UVVM. Presentert av Simon Voigt Nesbø.

Passer for deg

Arrangementet er åpent og gratis for alle interesserte. Vi håper programmet vil falle i smak hos både spirende og erfarne FPGA-utviklere, og tror alle kan ta nytte av eksemplene vi går gjennom i egne prosjekter. Det er nok spesielt relevant for dem som har kunnskap og erfaring fra FPGA, og en mulighet for faglig påfyll og diskusjoner med fagkollegaer. Det vil bli frokost-servering.